伊利诺伊大学团队开发出可扩展的硅电路逐层堆叠方法，在400°C热预算内实现三层高性能晶体管的3D集成，为延续摩尔定律开辟新路。
五十多年来，计算能力的增长靠的是把晶体管越做越小、在平面上越塞越密。但如今，器件已逼近原子尺度的极限和量子力学效应的约束。继续缩小已经越来越困难。伊利诺伊大学香槟分校曹清(Qing Cao)领导的团队给出了一个新答案：不往小里缩，往高处盖。通过将硅电路层垂直堆叠，可以大幅提升计算密度和速度，同时降低能耗。曹清举例说明，在CPU和GPU中无处不在的静态随机存取存储器(SRAM)中，六个晶体管目前共处一个平面才能存储一个比特位；而通过垂直集成，这些晶体管可以被分布在不同层上，相当于把郊区平房改成了城市高楼。
然而，单片三维集成面临一个拦路虎：热预算。制备高质量单晶硅需要约1000°C的高温，但这种温度会直接烧毁下层已经做好的金属布线。业界给新增层划定的热预算上限是400°C。伊利诺伊团队证明，他们能在这个严格的温度限制内，实现多层器件的高性能。
团队的突破性方法始于一种超薄纳米膜转移技术。他们从供体晶圆上制备单晶硅的自支撑纳米膜，厚度仅10纳米或更薄，而普通晶圆厚达500到700微米，因此在机械上极其柔韧，可以贴合到下方结构的表面而不产生界面空洞。这些纳米膜在不超过200°C的条件下被滚筒贴合机转移到接收基底上。为了避开传统掺杂所需的600°C以上高温，团队采用了"无结晶体管"设计，在层叠之前就对硅进行均匀重掺杂。极薄的厚度保证了栅极对沟道的有效控制，高掺杂则降低了寄生接触电阻。
在学术级洁净室中，团队成功堆叠了三层，每层包含625个晶体管，良率达到98%至100%。输出电流密度与高温制备的标准硅晶体管持平，且是使用替代材料的单片器件的3到4倍。他们还展示了垂直金属线连接的3D集成逻辑电路和SRAM单元。这项发表于《自然》的研究，行业合作伙伴包括IBM、英特尔和台积电。团队目前正在将工艺转移到工业半导体代工厂，为商业化迈出关键一步。